Организация ЭВМ

Московский государственный технический университет 
имени Н.Э. Баумана 
 
 
 
 
А.Ю. Попов 
 
 
ОРГАНИЗАЦИЯ ЭВМ 
Методические указания  
к выполнению лабораторных работ  
по курсу «Организация ЭВМ» 
 
Москва 
Издательство МГТУ им. Н.Э. Баумана 
2010 

УДК 681.3 
ББК 32.973 
П58 
Рецензенты О.М. Брехов, С.С. Камолов 
Попов А.Ю. 
П58 
Организация ЭВМ : метод. указания к выполнению лабора- 
торных работ по курсу «Организация ЭВМ» / А.Ю. Попов. – 
М. : Изд-во МГТУ им. Н.Э. Баумана, 2010. – 48 с. : ил.  
 
Рассмотрены технологии проектирования цифровых устройств  
с использованием программируемых логических интегральных схем 
(ПЛИС) и организация подсистемы памяти конвейерных электронных вычислительных машин. Даны указания по проектированию на 
основе ПЛИС Xilinx Spartan3, использованию САПР Xilinx ISE 9.1, а 
также аппаратных отладочных средств. Приведены приемы программирования вычислений, позволяющие эффективно использовать 
подсистему памяти современных ЭВМ. Указан порядок выполнения 
лабораторных работ, даны примеры индивидуальных заданий и контрольные вопросы, требования к содержанию отчетов.  
Для студентов 4-го курса специальности «Вычислительные машины, комплексы, системы и сети». 
                                                                                                          УДК 681.3 
ББК 32.973 
Учебное издание 
 
Попов Алексей Юрьевич 
Организация ЭВМ 
Редактор С.А. Серебрякова 
Корректор Р.В. Царева 
Компьютерная верстка А.Ю. Ураловой 
Подписано в печать 25.11.2010. Формат 60×84/16. 
Усл. печ. л. 2,79. Тираж 100 экз. Изд. № 144. Заказ 
Издательство МГТУ им. Н.Э. Баумана. 
Типография МГТУ им. Н.Э. Баумана. 
105005, Москва, 2-я Бауманская, 5. 
 МГТУ им. Н.Э. Баумана, 2010 

 
РАБОТА № 1. ПРОЕКТИРОВАНИЕ ЦИФРОВЫХ  
УСТРОЙСТВ НА ОСНОВЕ ПЛИС 
Цель работы – закрепление на практике теоретических сведений, полученных при изучении методики проектирования цифровых устройств на основе программируемых логических интегральных схем (ПЛИС), получение необходимых навыков работы 
с системой автоматизированного проектирования (САПР) ISE 
WebPack 9.1 устройств на основе ПЛИС фирмы Xilinx, изучение 
аппаратных и программных средств моделирования, макетирования и отладки устройств на основе ПЛИС. 
Для выполнения работы студенту необходимо ознакомиться с 
архитектурой ПЛИС FPGA Spartan 3 производства фирмы Xilinx, 
изучить методику проектирования устройств на основе ПЛИС с 
использованием САПР ISE WebPack 9.1, спроектировать и реализовать с помощью отладочного набора XC3S200 (или набора 
Nexys2 на основе ПЛИС XC3E-500) устройство управления счетом 
и индикацией состояния 16-разрядного счетчика. 
Описание проектируемого устройства 
В результате проведения данной лабораторной работы студенты осваивают методику проектирования цифровых устройств на 
примере разработки и реализации на основе ПЛИС схемы управления счетом и индикацией состояния 16-разрядного счетчика. 
Отладку устройства выполняют с помощью набора XC3S200 (или 
набора Nexys2 на основе ПЛИС XC3E-500), который содержит 
матрицу семисегментных индикаторов и кнопки, необходимые для 
управления 
разрабатываемым 
устройством. 
Выбор 
набора 
(XC3S200 или Nexys2) определяется в соответствии с вариантом 
задания (см. далее). Состав устройства и назначение используемых 
ресурсов отладочных наборов показаны на рис. 1 (наборы 
XC3S200 и Nexys2 содержат аналогичные ресурсы).  
 
3 

Рис. 1. Отладочный набор XC3S200 для реализации схемы управления 
счетом и индикацией состояния 16-разрядного счетчика 
В устройстве применен синхронный 16-разрядный счетчик с 
асинхронным сбросом. Для управления счетом и сбросом используются две кнопки, входящие в состав отладочного набора (линии 
RESET и COUNT). Поскольку подача внешнего сигнала управления счетом COUNT непосредственно на вход синхронизации счетчика привела бы к многочисленным ложным срабатываниям 
вследствие наличия дребезга при замыкании и размыкании контакта кнопки, в работе применяется схема подавления дребезга, 
выдающая на счетчик сигнал CNT. 
Состояние 16-разрядного счетчика передается на схему управления матрицей индикаторов, которая обеспечивает мультиплексированную передачу тетрад данных на декодер семисегментого 
кода, а также сопровождает выдачу данных сигналами управления 
анодами (A[0..3]). На выходе декодера формируется код активизации сегментов (LED[0..7]), передаваемый непосредственно на четыре индикатора, входящих в состав отладочного набора. Делитель частоты должен выдавать сигнал синхронизации CLK_DIV 
низкой частоты (более 60 Гц) на схему управления матрицей индикаторов.  
 
4 

Разработка схемы подавления дребезга 
Схема подавления дребезга представляет собой автомат, воспринимающий входной сигнал COUNT и выдающий выходной 
сигнал CNT в соответствии с приведенной на рис. 2 диаграммой.  
Рис. 2. Диаграмма работы схемы подавления дребезга 
Кнопки, имеющиеся в наличии на плате XC3S200 или Nexys2, 
обладают дребезгом и не снабжены схемами их подавления (триггерами Шмидта и т. п.). Как при нажатии, так и при отпускании 
кнопки происходит многократное изменение уровня напряжения 
на линии COUNT, вызванное упругими соударениями элементов 
контакта.  
Для предотвращения нежелательных многократных срабатываний устройств следует построить схему, исключающую возможность прохождения сигналов в момент дребезга. Это можно осуществить с помощью дополнительного счетчика, исполняющего 
роль схемы задержки на длительность переходных процессов. При 
подаче на вход данного счетчика сигнала отладочного набора 
GCLK0, имеющего частоту 50 МГц, в качестве информационного 
сигнала окончания счета можно использовать значение двадцатого 
разряда счетчика (Q[20]). Разрешение работы счетчика задается 
высоким уровнем сигнала CNT_EN. После окончания счета необходимо выполнить сброс счетчика в исходное нулевое состояние 
сигналом CNT_CLR. 
Автомат, реализующий указанную логику работы, может находиться в одном из четырех состояний (см. рис. 2): ожидание на 
5